做系统verilog参数降低模拟速度

Question

在RTL中使用系统verilog参数而不是常量会以任何方式降低仿真速度吗？我的一位“有影响力”的同事声称是这样。它对我没有意义，因为模拟二进制可执行文件中的参数本质上不是常量吗？

Answer 1

参数在编译/精化时解析，因此它们不应影响模拟速度。

我认为如果二进制图像的大小太大以至于模拟器存在问题，那么大量使用参数化参数化可能会产生影响。但是，我从未听过有人提出过这种担忧。

Answer 2

这可能取决于您使用的是哪种模拟器以及您如何使用它。当您想要使用不同的参数值运行相同设计的许多模拟时，Modelsim / Questa有一个流程，并且每个模拟的编译时间相对于运行时间需要相当长的时间。在该流程中，您可以“浮动”参数，这将阻止某些优化发生。然后，在运行每个模拟时，可以从命令行覆盖这些参数。如果你没有使用那个流程，那么它们只是被优化掉的常量。