Verilog：在for循环中使用时间延迟

Question

我正在使用for循环中的generate从该模块创建对另一个模块的多个调用。我需要在几次延迟后而不是立即调用模块。我无法使用#<time delay>添加它。它抛出了一个编译错误，如：

  

错误：C：\ altera \ 13.0 \ test.v（53）：接近“＃”：语法错误，意外'＃'

有人可以帮帮我吗？以下是我的代码片段：

generate
  genvar i;

  for (i=0; i<12; i=i+1) begin 
    #10 custom i_custom(clock, reset, in , out);
  end
endgenerate