信号x是类型的数组（1到n） - VHDL

Question

我正在用VHDL语言编写代码，我想实现一些东西：  一系列FSM情况。

所以我写了如下： 类型C_state_type是（IDLE_C，X_chk_C，O_chk_C，tmp_draw_C）;
信号cur_st_C，nxt_st_C是C_state_type的数组（1到n）;

任何想法是否可以某种方式实现？如果是这样，我应该怎么做 更改？因为modelsim不同意这一点。

谢谢，Amitai

Answer 1

也将数组定义为TYPE。然后将信号定义为您的阵列。 e.g。

type C_state_type is (IDLE_C, X_chk_C, O_chk_C, tmp_draw_C);
type C_state_array is array (1 to n) of C_state_type;
signal cur_st_C, nxt_st_C: C_state_array;