Synplify .edn文件HCLKBUF错误

Question

在Synplify中合成我的VHDL代码，它在.edn文件中生成HCLKBUF而不是CLKBUF。我尝试过：

  

clk16mhzA的syn_isclock属性：signal为true;

如下所示，但它不起作用。如何在edn文件中获取CLKBUF？

 entity AAA
  port(       
    clk16mhzA:in  std_logic ;
    ...
  );
 attribute syn_isclock of clk16mhzA :signal is true;
 end AAA;