vhdl中的变量初始化

Question

我正在使用Xilinx Isim进行vhdl仿真。我初个化了像(signal q: std_logic_vector(15 downto 0):="0000000000000000";)这样的变量。但是，当涉及到模拟时，特定值未初始化。它显示undefined('U')。我必须在反馈中使用该值。所以取决于它的值也是undefined('U')。还有一件事，如果初始化信号是合成的？当我把它转储到FPGA时会发生什么？请告诉我解决方案

Answer 1

初始化表达式可用于ISIM，也可用于XST的合成。您所看到的内容表明该信号上有一个未初始化或未正确重置的驱动程序。查找并检查该信号上的所有驱动程序 - 阅读其＃34;驱动程序＆＃34;的ISIM文档。命令可以帮助你完成这项任务。