在verilog中连接输入

Question

在我的模块中，我输入两个输入8位。

mymodule(input clk, input [7:0] AS_1,input [7:0] AS_2, output [7:0] AS)

现在我想创建一个可以保留两个输入的容器，我的意思是我想将它们加入到一个容器中。我想做那样的事情：

reg [15:0] JOIN = AS_1 and AS_2 ---> all their bits should be arranged in a single container

但我不知道它应该是reg类型还是电线还是别的，因为我需要用JOIN进行其他操作

任何帮助，建议或建议都将受到高度赞赏!!!

Answer 1

它可以是reg或wire，你给它们稍微不同但结果是一样的：

wire [15:0] join;
assign join = {AS_1, AS_2}; //concatenation operator

或：

reg [15:0] join;
always @* begin
    join = {AS_1, AS_2};
end

在任何一种情况下，您都可以使用join完全相同的值。