在verilog中的Mealy和Moore实现

Question

任何人都可以告诉verilog / VHDl中这些实现之间的区别是什么？我的意思是Mealy和Moore如何合成电路？任何链接都证明是有用的。 我对此非常熟悉

谢谢

但这是它实现的方式吗？

Answer 1

合成器将实现与您编写的代码匹配的逻辑。如果你有未注册的输出（即，不是从时钟模块写入）那么那就是合成器会给你的。

更重要的是 - 为什么有人关心？学术界似乎继续教Mealy vs Moore没有任何理由我能看到。在我进行了20年的专业电子设计之后，我从来不必关心我所获得的那种“善良”的状态机。我只是描述行为并让工具产生电路。这些工具也不关心（检查日志文件，它不会说“在任何地方找到一个Mealy状态机”）。

Answer 2

合成器是否将您的代码识别为FSM以及它在硬件中实现FSM的方式取决于您使用的合成器！检查相应的文件。例如对于Xilinx XST，请参阅XST user Guide，然后搜索FSM。

Answer 3

我知道这是3周大，但有一个答案here，详细说明了各种风格在XST中的合成。这个例子实际上是一台摩尔机器，但有些样式具有组合输出，这将让您了解Mealy机器会发生什么。有一些惊喜 - 例如，XST可以将组合输出推回状态寄存器。