Modelsim支持SV

Question

我目前正在使用modelsim SE 5.8e。它不支持SystemVerilog。我需要使用SystemVerilog来设计和验证我的项目。知道哪个版本的Modelsim支持sytemverilog的设计和验证子集吗？如果我可以使用Modelsim而不是VCS进行模拟，我之前使用过VCS并试图找到它。

提前致谢！

Answer 1

根据this table， ModelSim 支持SystemVerilog设计功能，但不支持验证功能。这意味着它可能不支持SV的类，随机化或覆盖功能。

Mentor Graphics的最新模拟器平台标有 Questa 。这实际上只是Modelsim的扩展。 Questa完全支持SystemVerilog。如果您拥有（或可以获得）许可证，这就是您想要的。我的经验是EDA模拟器以分层方式获得许可，因此某些功能可能仅在您拥有特定许可时才可用。

Questa模拟器营销页面位于http://www.mentor.com/products/fv/questa/

Answer 2

您使用的是学生版，因此请尝试使用其中一个list。

我想没有开源模拟器，如果你发现了什么，请告诉我们。

其他选项，您可以使用其他内容，例如myhdl，也可以查看this。

Answer 3

ModelSim 10.1d 支持SystemVerilog，但SystemVerilog覆盖范围，SystemVerilog断言，randomize()方法和program块除外。学生版和Altera-Starter版是免费的。

ModelSim 10.1d可用于验证。大多数验证工程师正在使用UVM库和ModelSim can run UVM。

A trivial UVM testbench for ModelSim