我正在使用Xilinx Vivado 2015.2 64位。
在运行以下模拟时,我收到以下错误:
FATAL_ERROR:Vivado模拟器内核发现了一种无法恢复的异常情况。流程将终止。
现在模块:
module q();
wire a,b;
endmodule
模块的测试台:
module tb_q();
reg a,b;
int gan [4] [$];
initial
begin
gan[2].push_back(67);
$monitor("gan= %p",gan);
end
endmodule
任何帮助都将深受赞赏。
感谢。
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我相信SystemVerilog的模拟器支持仅限于可合成的子集。 http://www.xilinx.com/support/answers/59002.html