什么是VHDL中的tsetup和thold？

Question

我正在学习VHDL。当我试图制作一个testbanch时，我遇到了这些话。他们的意思是什么？我可以在谷歌上找到任何简单的解释。

提前致谢。

Answer 1

根据我的知识，

tSetup和tHold不是VHDL关键字，而是模拟设备正常运行的最小设置和保持时间。

• tSetup - 数据/控制在时钟边沿之前需要有效的时间。
• tHold - 时钟边沿后数据/控制需要有效的时间。

一个简单的图解解释：

http://en.wikipedia.org/wiki/Flip-flop_%28electronics%29#Setup.2C_hold.2C_recovery.2C_removal_times

Answer 2

正如TOTA所说，设置和保持时间是数字逻辑设计术语，而不是VHDL术语。

绝大多数情况下，您不需要在测试平台中关注它们，因为您几乎总是在芯片内测试内部模块，而工具将为您管理所有时间。

当您在设备引脚级别工作时，可以设置模型以检查违规的设置和保持时间。在模拟RTL时，没有延迟（通常）建模，所以你的时间应该没问题。您可以稍后模拟包含所有实际芯片延迟的反向注释网表，并检查您是否仍将满足外部设备的所有时序要求。