在Verilog中无法使用整数

Question

我一直试图弄清楚为什么我在使用时会遇到“无效的模块实例化”：

integer counter = 0; 
counter = 1; // <-- getting the error here

尝试使用reg [7：0]而不是整数时，我遇到了同样的错误。

有人知道为什么吗？

Answer 1

没有上下文的分配是没有用的，并不意味着什么，因此错误。赋值在具有敏感性列表的块中，或作为连续赋值的一部分，或在“初始”之类的模拟块内有效。