在VHDL中分配值

时间:2012-10-25 02:15:31

标签: bit-manipulation vhdl ieee-754

我遇到了问题 我喜欢这种二进制代码。 (实际上我有10行数据,但这里我只显示3行)。

1000011100101000001111

1110000111101010000111

1000000000011110000010

现在我想将每一行分配给输出1,输出2,输出3(比如说)。

基本上,我正在从文本文件中读取这种类型的数据,我想将每一行分配给数组类型变量。

我们怎么能在VHDL中做到这一点。任何建议。谢谢。

2 个答案:

答案 0 :(得分:0)

entity e is
port( output1 : out std_logic_vector(22 downto 0));
end entity

architecture rtl of e is
begin
  output1 <= "1000011100101000001111";
end architecture;

是你的意思吗?

答案 1 :(得分:0)

您需要的是std_logic_textio包或类似的东西。

http://www.vhdl.org/rassp/vhdl/models/standards/std_logic_textio.vhd

这里显示了一个很好的例子:

http://www.stefanvhdl.com/vhdl/html/file_read.html