VHDL将十进制值分配给std_logic_vector

Question

我正在尝试将十进制值添加到10位std_logic_vector而不必描述每一位。虽然在这种特殊情况下可能不值得麻烦，但我相信将来会非常好。 到目前为止我有：

    signal h_cnt : std_logic_vector(9 downto 0);
    ... --code
    h_cnt <= std_logic_vector(to_unsigned(9, 10));

我收到一条错误消息：

  

*错误（10482）：vhdl_vga.vhd（70）处的VHDL错误：使用了对象“to_unsigned”但未声明   *

任何人都可以帮我这个吗？

提前致谢

Answer 1

我不得不更换我正在使用的库。

    use ieee.numeric_std.all;

是我需要的。