Question

目前，我参与了使用Xilinix的FPGA设计技术。在解决设计问题时，我反复发现在if-chain中使用elseif和elsif几乎是为了类似的陈述。

elsif(clk'event and clk='1') then
                 pr_state<=nx_state;

和

elseif S1=’0’ and  S0=’1’ then
     Z <= B;

我的问题是 - 这两种结构之间的区别是什么？它们相似吗？我经历了D.L. Perry的VHDL书和其他在线VHDL教程的网站但找不到解决方案。提前谢谢！

Answer 1

正如你在这里看到的那样 http://tams-www.informatik.uni-hamburg.de/vhdl/tools/grammar/vhdl93-bnf.html
elseif 不是vhdl中的有效关键字。因此，如果它被识别，那么一些工具供应商想帮你一个忙...我猜你实际上看到其他如果，如上所述

Answer 2