标签： verilog fixed-point
我需要设计一个在verilog中计算相关性的系统，我只能使用有限位数的定点计算。所以我需要实现一个定点乘法器，其位数少于输入之和（输入具有相同的长度和小数位数）。
关键是我不能正常地将它们相乘然后减少比特。那么有什么特别的方法吗？
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A=B*C工作得很好 - 你必须跟踪整个计算过程中二进制点的位置。但那只是为了熬夜。
A=B*C
如果您希望编译器为您做簿记，请使用VHDL和标准（从VHDL-2008开始）fixed_point package