Question

我似乎在任何时候尝试使用I / O进行verilog时会出现一些问题。 Modelsim要么抛出某些功能不支持的功能，要么根本不执行任何操作。我只需要逐个字符地读取文件并通过端口发送每个位。任何人都可以协助

module readFile(clk,reset,dEnable,dataOut,done);
parameter size = 4;  
  //to Comply with S-block rules which is a 4x4 array will multiply by
// size so row is the number of size bits wide
parameter bits = 8*size;

input clk,reset,dEnable;
output dataOut,done;

wire [1:0] dEnable;
reg dataOut,done;
reg [7:0] addr;

integer file;
reg [31:0] c;
reg eof;

always@(posedge clk)
begin
 if(file == 0 && dEnable == 2'b10)begin      
    file = $fopen("test.kyle");      
  end    
end

always@(posedge clk) begin
  if(addr>=32 || done==1'b1)begin
    c <= $fgetc(file);
   //  c <= $getc();
    eof <= $feof(file);
    addr <= 0;
  end
end  

always@(posedge clk)
begin
  if(dEnable == 2'b10)begin
    if($feof(file))
        done <= 1'b1;
      else
        addr <= addr+1;
  end
end
//done this way because blocking statements should not really be used
always@(addr)
begin:Access_Data
  if(reset == 1'b0) begin   
    dataOut <= 1'bx;
    file <= 0;
  end
  else if(addr<32)
    dataOut <= c[31-addr];
end 

 endmodule

Answer 1

我建议一次将整个文件读入数组，然后迭代数组以输出值。

以下是如何将文件中的字节读入SystemVerilog队列的片段。如果你需要坚持使用普通的Verilog，你可以使用常规数组做同样的事情。

reg [8:0] c;
byte      q[$];
int       i;

// Read file a char at a time
file = $fopen("filename", "r");
c = $fgetc(file);
while (c != 'h1ff) begin
    q.push_back(c);
    $display("Got char [%0d] 0x%0h", i++, c);
    c = $fgetc(file);
end

请注意，c被定义为9位reg。原因是$fgetc在到达文件末尾时将返回-1。为了区分EOF和有效的0xFF，你需要这个额外的位。

我不熟悉$feof并且在Verilog 2001规范中没有看到它，所以这可能是Modelsim特有的。或者它可能是“不支持的功能”的来源。

Verilog I / O读取一个字符

1 个答案: