我的设计包含很多io，因此它们比fbga的io还多 我的设计将连接到顶层模块 但是现在，我想综合一下，而无需将设计IO连接到fbga bins
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您所描述的是out-of-context模式。这样，您就可以将所有IO作为虚拟引脚来合成模块。
您可以按照第20页上的说明通过GUI进行设置：https://www.xilinx.com/support/documentation/sw_manuals/xilinx2013_1/ug901-vivado-synthesis.pdf
或使用TCL命令：
set_property -name {STEPS.SYNTH_DESIGN.ARGS.MORE OPTIONS} -value {-mode out_of_context} -objects [get_runs synth_1]