标签： vhdl verilog records
我有一个顶级Verilog模块，它实例化一个VHDL块，其中有一些输出是记录。
有没有一种方法可以从我的Verilog顶部访问这些记录，或者我最好只是将记录分开？
答案 0 :(得分：1)
你可以（有警告）。创建与“记录”相同类型的“结构”。只要您不重新排序连接，这两个将映射1：1。如果您的工具实际支持它，请注意。