Question

我是verilog的新手，我有以下问题，

package pkg;
   parameter WIDTH = 6;
endpackage

module mod1 #(parameter PAR = 10)(in1,clk,out1); 
   import pkg::*;
   localparam FOO = 10; 
   input in1,clk;
   output out1;
   assign out1 = in1;
endmodule
module mod2 (in1,clk,out1);
   logic a1[WIDTH:0];
endmodule

我已在模块pkg中导入了包mod1，我可以在模块WIDTH中使用参数pkg（在mod2中定义），如上面的代码吗？

我试图了解verilog的范围。有人可以解释一下。

Answer 1

没有。 import语句仅对其出现的块是本地的。基本上从它出现在源中的点到 end 字。在这种情况下，endmodule。

从verilog中的不同模块访问参数

1 个答案: