在VHDL模块中实例化Verilog模块时，参数覆盖

Question

我们的模拟器允许VHDL / Verilog混合，并且我们的设计使用以VHDL编写的IP（否则，我们的设计主要是Systemverilog）。 由于参数覆盖无法正常工作，我们遇到了问题，我们从Simulator的文档中找到了以下语句：

“默认情况下，当在VHDL设计单元中实例化Verilog模块并完成默认绑定时，将使用位置映射将VHDL泛型映射到Verilog参数。”

这是说VHDL泛型到Verilog参数的映射是使用位置映射而不是命名映射完成的。模拟器提供了一个特殊的选项，可以将绑定规则更改为“命名映射”，从而解决了我们的问题。

我的问题是，关于VHDL内部的Verilog（或Verilog内部的VHDL），哪个标准指定了绑定规则？ 或者，这是模拟器供应商做出的任意选择吗？

Answer 1

不幸的是，标准之间没有互操作性的标准。为什么会这样呢？但是我可以说，如果有更多的人将此问题提交给他们的供应商，则解决该问题的可能性就更大。