Verilog中的随机数组

Question

我想测试verilog模块的所有可能的输入组合。我已经能够通过构建带有嵌套for循环的数组来生成这些输入。但是我想以随机顺序浏览数组。如何做到这一点，还是有办法生成一个已经是随机顺序的所有可能输入的数组？

Answer 1

如果你想重新安排一组测试用例，比如改组一副牌，那就有一个叫做Fisher–Yates shuffle的算法来做。或者，如果您正在使用SystemVerilog，工具会指出数组有一个内置的shuffle方法。