在output和reg中声明的输出都必须具有位数吗？

Question

verilog中的这两行代码是否相同？

1. 输出[1：0] r;

   reg [1：0] r;

2. 输出[1：0] r;

   reg r;

位数必须声明两次吗？

Answer 1

不。不，不。

Verilog提供了几种声明端口的样式。推荐的方式称为ANSI样式，在此仅提及端口名称一次。

module m(output reg [1:0] r, input clk);

不幸的是，这种样式没有在LRM中首先出现。 而且，是的，在您的问题中使用样式要求位宽匹配。