我想在我的FPGA设计中正确停用组件，并尝试使用组件中的Enable-Output，然后通过时钟驱动组件本身或使用
进入“与”状态。if(rising_edge(clk) AND Enable = 1) then
...
在我的RTL-Viewer中，它似乎已正确停用，并且CLK经过另一个AND门，如果我保持组件处于激活状态，这会引起一些延迟。
RTL Viewer internal AND deactivated
在技术地图查看器中，似乎编译器根本不关心停用方法，无论我停用哪一个，都没有组件，而且时钟前总是没有AND
Technology Map internal AND deactivated
所以我的猜测是，这两种方法都同样有用吗？
