标签： system-verilog assertion formal-verification system-verilog-assertions cadence
我的怀疑与断言有关，并且与工具更多相关，而这与Cadence工具有关。我正在使用Cadence Simvision。
我写了一个断言来检查某些信号的行为。现在在我的波形窗口中，我获得了一些通过和许多失败的信息，这很好。
我想知道是否有可能进入该州？
据我所知，Cadence工具具有4种状态，即：不活动，活动，失败和完成。
如果我可以访问断言的状态，则基于此，我打算执行某些操作。
如果有人可以提出建议，我将不熟悉这一切。
谢谢。