如何实现参数化计时器的功能

时间:2019-06-24 07:48:19

标签: verilog timertask

计时器可以根据触发输入来计数两个不同的计时间隔。您可以指望更短的时间间隔和更长的时间间隔。这些时间间隔已参数化。

lk (1 bit)

reset(1 bit)

trS (1 bit) - trigger signal to start counting for svalue cycles

trL (1 bit) - trigger signal to start counting for lvalue cycles

tL (1 bit) - signal indicating expiration of a time interval of lvalue cycles

tS (1 bit) - signal indicating expiration of a time interval of svalue cycles
  1. “ svalue”和“ lvalue”是输入参数;  它们分别确定较短和较长的计时间隔。

  2. 输入信号“ trS”和“ trL”不能同时为高。

  3. 输出信号“ tS”和“ tL”不能同时激活。

计时器的计时行为:

  1. trL = 1,trS = 0:左值循环后使tL = 1。

  2. trL = 0,trS = 1:在值循环之后使tS = 1。

  3. trL = 0,trS = 0:无变化。

svalue = 2个周期和lvalue = 5个周期的计时器的计时行为

我知道如何设计一种基本的计时器,但不确定如何做到这一点?

module timer(clk,reset, trL, trS, tL, tS);
input clk, reset, trL, trS;
output tL, tS;

parameter svalue = 2;
parameter lvalue = 5;

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