使用yosys简化组合逻辑

Question

我想知道是否可以使用Yosys简化逻辑方程式。

例如：

module top
(
    output [31:0] cipher,
    input  [31:0] plain,
    input  [63:0] key
);

    wire tmp = key[31:0];
    wire tmp2 = key[63:32] & 0;

    assign cipher = (tmp & plain) | tmp2;

endmodule

当我使用命令“ show”时，它会绘制电路图：

我尝试使用“ opt”和“ freduce”命令，但没有减少方程式。

Answer 1

您可能想使用opt -fine来进行更细粒度的优化，而不是一次优化整个单词。如预期的那样，这将提供单个1位$and门。

或者techmap; abc将产生优化的门级电路。