错误地检测到Yosys逻辑循环

Question

我一直在测试yosys的一些用例。 版本：Yosys 0.7 + 200（git sha1 155a80d，gcc-6.3 6.3.0 -fPIC -Os）

我写了一个简单的块，它将灰色代码转换为二进制代码：

module gray2bin (gray, bin);

parameter WDT = 3;

input [WDT-1:0] gray;
output [WDT-1:0] bin;

assign bin = {gray[WDT-1], bin[WDT-1:1]^gray[WDT-2:0]};

endmodule

这是verilog中可接受且有效的代码，并且没有循环。 它通过编译和综合，没有任何其他工具的警告。 但是，当我在yosys中运行下一个命令时：

read_verilog gray2bin.v
scc

我发现了一个逻辑循环：

Found an SCC: $xor$gray2bin.v:11$1
Found 1 SCCs in module gray2bin.
Found 1 SCCs.

下一个等效的代码通过了检查：

module gray2bin2 (
    gray,
    bin
);

parameter WDT = 3;

input [WDT-1:0] gray;
output [WDT-1:0] bin;

assign bin[WDT-1] = gray[WDT-1];

genvar i;
generate
    for (i = WDT-2; i>=0; i=i-1) begin : gen_serial_xor
            assign bin[i] = bin[i+1]^gray[i];
    end
endgenerate

endmodule

我错过了某种旗帜或合成选项吗？

Answer 1

使用字宽运算符，该电路显然有一个循环（用yosys -p 'prep; show' gray2bin.v生成）：

您必须将电路合成为门级表示以获得无环路版本（使用yosys -p 'synth; splitnets -ports; show' gray2bin.v生成，对splitnets的调用仅用于更好的可视化）：

Answer 2

CliffordVienna给出的答案确实给出了解决方案，但我也想澄清一点，它不适合所有目的。

我的分析是为了进行形式验证。由于我将prep替换为synth来解决错误识别的逻辑循环，因此我的正式代码得到了优化。我创建的仅由assume property编译指示驱动的导线被删除 - 这使得许多断言变得多余。 为了行为验证而减少任何逻辑是不正确的。

因此，如果目的是准备验证数据库，我建议不要使用synth命令，而是使用synth命令执行的命令子集。 你可以在下面找到这些命令： http://www.clifford.at/yosys/cmd_synth.html

通常，我使用了上面链接中指定的所有不优化逻辑的命令：

hierarchy -check
proc
check
wreduce
alumacc
fsm
memory -nomap
memory_map
techmap
abc -fast
hierarchy -check
stat
check

一切都按预期工作。