即使在VHDL流程中执行了信号分配，信号也变得不确定

Question

说我有这个VHDL代码片段，它存在于实体的体系结构中

p1 : process(resetn)
begin 
   if resetn'event and resetn = '0' then
      A <= '0';
      B <= '0';
   end if;
end process

我还有另一个过程

p2 : process(clk)
begin
   if clk'event and clk = '1' then
      if some_expression then
         A <= '1';
      elsif some_other_expression then
         B <= '1';
      end if;
   end if;
end process

信号A和B定义如下：

signal A :  std_logic;
signal B :  std_logic;

我看到的是，在仿真开始时，我的测试台再次从1-> 0-> 1（在某些ns后）驱动resetn

但是，在整个模拟过程中，这些信号A和B都没有被赋值为'0'，而是始终保持为'U'（尽管我要确保some_expression和some_other_expression都被命中了）

知道为什么吗？