输出VHDL信号分配

Question

我在输出中有这种情况的信号分配。有人可以帮助我理解它的意思吗？

C c;    
::dconvert(3,c);

因此，我知道如果dconvert<FromStruct,int>(from, 5); ...

被分配给master_command_o'1'

但是comb_master_command: master_command_o <= '1' when voltage_converted > V0VOLT and voltage_converted <= V2VOLT else '0'; 在这里是什么意思？并且下一部分voltage_converted > V0VOLT被分配给and的{​​{1}}还是电压小于或等于voltage_converted <= V2VOLT的条件？

谢谢。

Answer 1

您必须将此行读为：

master_command_o <= '1' when (voltage_converted > V0VOLT and voltage_converted <= V2VOLT)
                    else '0';

and意味着您需要两个条件：voltage_converted > V0VOLT和voltage_converted <= V2VOLT才有效。表示voltage_converted在以下范围内：] V0VOLT, V2VOLT ]将导致master_command_o为'1'，否则为'0'