VHDL中的信号向量分配

Question

我在架构中有这些信号：

signal sign1: STD_LOGIC_VECTOR (21 downto 0); 
signal sign2: STD_LOGIC;   

然后在某些过程中我有这个任务。这是什么意思？ sign2会有什么价值？向量的第21位？

sign2 <= sign1(21);

Answer 1

是。你将sign1的最左边的位分配给sign2。