Question

我正在将Visual Studio代码与Verilog / VHDL代码一起使用。我想使用VSCode的格式化功能来自动对齐我的代码部分。例如，有时我可能会有一个如下所示的代码段：

always @(negedge rst_n or posedge clk)
begin
    if (!rst_n)
        begin
            varible_short <= 1'b0;
            variableeeeeeeeeeelong <= 1'b1;
        end
    else
        begin
            varible_short <= 1'b0;
            variableeeeeeeeeeelong <= 1'b1;
        end         
end

我希望将其制表符分隔为：

always @(negedge rst_n or posedge clk)
begin
    if (!rst_n)
        begin
            varible_short          <= 1'b0;
            variableeeeeeeeeeelong <= 1'b1;
        end
    else
        begin
            varible_short          <= 1'b0;
            variableeeeeeeeeeelong <= 1'b1;
        end         
end

如果我能突出显示我要自动对齐并选择的代码，那将是很棒的一个使它对齐的键绑定（或者根据我的喜好理想地自动格式化整个文档）我知道有自动格式化程序（通过Ctrl-K，Ctrl-F键访问）。因此，但我认为这些仅适用于几种已定义的语言。是否存在有关如何编写自己的格式设置规则以对Verilog和VHDL进行制表符对齐代码（以及执行其他操作）的指南（如入门教程）？

在Visual Studio Code中对齐Verilog代码

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