标签： verilog test-bench
我是Verilog的新手，我正在尝试为FSM写一个简单的测试平台。但是我不能更改初始块中的输入。
复位应首先为0，然后在30ns后应为1。 但是重置始终为1。 对于左和右是相同的，这些值仅取决于最后一个将值应用于它们的语句，而不是随时间变化。 我不知道问题出在哪里，有人可以帮我吗？
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