Verilog-模拟时处于未知状态的模块输出

Question

当我尝试使用Quartus prime的Simulation Waveform编辑器来仿真模块时，模块的输出将保持未知状态或无关状态（'X'）。该模块是.vwf文件中唯一的模块。

这里是模块：

module pc (input clk, reset_n, branch, increment, input [7:0] newpc,
            output reg [7:0] pc);


parameter RESET_LOCATION = 8'h00;

    initial pc = 8'h00;

    always @(posedge clk or posedge reset_n) begin

        if (reset_n) begin

            pc <= RESET_LOCATION;

        end else begin

            if (increment) begin
                pc <= pc + 1;
            end else if (branch) begin 
                pc <= newpc;
            end 

        end

    end

endmodule

这是模拟：

Answer 1

我找到了解决方法...

我不确定为什么，但是每当更改顶级实体时，我都需要创建一个新的.vwf。