Question

我在verilog中实现了有效/就绪的握手信号。我只是想知道我的方法是对还是错。我很高兴得知有任何改善。一个简单的计数器用作fifo的输入。因此，当fifo几乎已满时（当fifo的已用字为8（在16个中使用了8个fifo堆栈）时才声明），ready为零。

这是代码。

module fifohandshake(
input CLK,
input RST,
input [31:0] INPUT,
output [31:0] OUTDATA,
output [3:0] usedword,
output Writereq,
input RDReq,
output Almost_full,
output EMPty,
output FUlL,
output VALID,
output READY
);

reg valid;
reg ready;
reg WRReq;

assign VALID=valid;
assign READY=ready;
assign Writereq=WRReq;

fifoip u0(
    .clock(CLK),
    .data(INPUT),
    .rdreq(RDReq),
    .sclr(RST),
    .wrreq(WRReq),
    .almost_full(Almost_full),
    .empty(EMPty),
    .full(FUlL),
    .q(OUTDATA),
    .usedw(usedword)
);


always @(posedge CLK)
    begin
            if(INPUT)
                begin
                    valid<=1;
                end
            else
                begin
                    valid<=0;
                end
    end

always @(posedge CLK)
    begin
        if(Almost_full)
            begin
                ready<=0;
            end
        else
            begin
                ready<=1;
            end
    end

always @(posedge CLK)
    begin
        if(ready)
            begin
                WRReq<=1;
            end
        else
            begin
                WRReq<=0;
            end
    end
endmodule

我以正确的方式完成了此操作，还是需要纠正某些内容？这是波形结果。 enter image description here

Answer 1

对于那些认为我没有在研究中投入足够精力的人。有限状态机是实现就绪/有效握手协议的好方法。要牢记几点

有效信号不取决于就绪信号。换句话说，如果您将逻辑电路从有效信号转换为就绪信号，则不应有组合循环。

可以为有效/就绪协议定义三个基本状态。第一个偶像状态，即使从设备已准备好接受数据，也没有有效数据。然后，处于就绪和有效信号都为高的传输状态。第三状态是等待状态，其中我们的有效信号为高，但就绪信号为低。

在从站未就绪的情况下，必须在等待状态下使用缓冲区（FIFO或简单寄存器）来缓冲有效数据。因此，只要从站再次准备就绪，数据就不会丢失，并且仍然在数据线上。

就是这样...

这是我试图从社区中寻求的帮助，但是从最近几天开始，每当我张贴某人的内容时，有人故意将我的问题标记为-1。我希望下次不要体验...

设计有效/就绪握手的方法

1 个答案: