Verilog，在generate块中实例化名称时发生错误

Question

我很快开始学习Verilog。当我练习时，我有一个问题，却不知道原因。 enter image description here 这是错误的代码。当我将实例名称x更改为xx时，错误消失了。 enter image description here 这是错误。 enter image description here 这是正确的。