Modelsim无法正确编写并崩溃

Question

我正在使用Modelsim 10.4a模拟我的Verilog代码（使用测试台），如果全部运行，我的Modelsim将发出代码7提示退出。我检查了手册，它告诉我代码7表示modelsim无法打开/读取/写入/复制文件，所以我认为测试台一定有问题。所以我将twrite文件中的$ write删除，然后它可以运行整个周期。

我还发现了一些奇怪的事情，如果我以较小的比例运行几次，当它接近周期末尾（但仍然有很多周期）时，它也会崩溃并出现代码7。顺便说一下，tb文件可以对我的朋友来说很好，数据可以写入成绩单文件。

如果需要，我提供tb文件的一部分（如果删除$ write，则可以完成整个循环）

always @(negedge sysclk) begin
if(start & ~fin) begin
    if (out[2] !== R || 
        out[1] !== G ||
        out[0] !== Y) begin
        $write("Error at %0dth cycle:\n", count);
        $write("Real answer: R = %d ,G = %d ,Y = %d\n", out[2], out[1], out[0]);
        $write("Your answer: R = %d ,G = %d ,Y = %d\n", R, G, Y);
        error = error + 1;
    end
end
end

有没有人可以给我一些建议？谢谢！