双向信号未在嵌套分配中声明HiZ

时间:2019-01-28 19:02:31

标签: verilog

使用嵌套分配将HiZ和1'b0信号分配给双向端口时,我总是在输出中得到1'b0。

我正在尝试为设计创建双向端口

assign sig_bidir = (state==state1 || state==state2|| state==state3)? (sig1? 1'b0: 1'bZ): 1'bZ;

状态匹配发生时,sig_bidir停留在1'b0。根据sig1的状态,它应该适当地跟随1'b0或HiZ。

1 个答案:

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我在调试过程中找到了答案。它与上面的陈述无关。以上说法是正确的。