编译同名的Verilog软件包

Question

Verilog 2K支持使用“ config”工具编译具有不同实现方式的模块。在我的多芯片uvm环境中，我需要使用2个不同的软件包（chip_top_pkg.sv），它们的名称完全相同，但uvm组件不同。

是否有一种方法可以分别编译它们，并在详细说明时使用它们。还是我必须在所有封装名称的前面加上唯一的芯片名称？

-sanjeev

Answer 1

不幸的是，SystemVerilog packages在编译过程的早期就被使用，并且必须先声明它们才能被引用。 Module的详细说明会在此过程的较后发生，这允许以后对config构造进行绑定。

因此，您的package名称在整个系统中必须是唯一的。