如何编写此系统Verilog触发器？ （always_ff）

Question

我正在尝试为计数器编写n个always_ff块，我可以在case语句中使用该块，以将 address 递增1，直到达到15，然后将其返回到开头。 我写了这个always_ff块。

always_ff @(posedge ck, posedge rst) 
    begin
    if(count)
        begin 
        if (present_state ==waiting) 
        address <= '0;
        if(present_state == processing) 
        address <= address + 1;
        end 

这是我在case语句中always_comb块中使用它的方式

processing : begin
            count = '1;
            if(address < 15)
                next_state = processing; 
            else
                next_state = saving;
            end

我对always_ff块不确定。您有什么建议/建议吗？