在ModelSim中使用测试平台而不是“ .do”文件有什么好处?

时间:2018-11-12 11:38:17

标签: vhdl intel fpga modelsim test-bench

在ModelSim中使用测试台而不是“ .do”文件有什么好处?

一个“ .do”文件允许我强制和检查端口。测试台似乎做完全相同的事情。那么,为什么要使用测试台而不使用“ .do”文件?

谢谢!

2 个答案:

答案 0 :(得分:5)

强制端口是驱动设计的非常简单的方法。它的主要目的是覆盖HDL中已经生成的内容(例如故障注入),但可以用来驱动UUT。

使用武力的问题是您只能提供非常简单的测试用例。当您需要开始编写自检测试台,BFM(总线功能模型),随机化,覆盖率时,那么来自TCL的Force不会有太大用处。

例如-您具有一些接口,该接口具有某些行为来写入数据字节。我知道我更愿意写HDL:

send_byte(x"AB", some_if);

而不是

force some_if 0 10ns, 1 20 ns, 0 30ns ....... etc

过程调用对另一个阅读器而言具有更大的意义,并且可以轻松地重用于发送许多字节和进行许多测试。

答案 1 :(得分:1)

除了@Tricky的答案外,“ do”文件将特定于您所使用的实际模拟器。用VHDL编写的测试平台可以在任何VHDL模拟器上运行。