将数组转换为VHDL中的std_logic_vector?

时间:2018-10-28 21:00:17

标签: vhdl

我已经声明了一个数组

type REG_TYPE is array(0 to FIR_ORDER - 1) of
  signed(DATA_WIDTH + COEFF_WIDTH - 1 downto 0)

和以下类型的信号temp

signal temp: REG_TYPE;

为了达到目标,我需要使用加法器和乘法器。在应用某些逻辑时,我面临一种情况,我需要调用一个加法器,其结果是一个STD_LOGIC_VECTOR,该地址将被映射到类型为REG_TYPE的temp。

这会导致错误。如何进行?

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