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如何确保一个信号为高电平，直到在系统Verilog中断言另一个信号为止

时间：2018-10-23 15:11:33

标签： verilog system-verilog hdl system-verilog-assertions

我要检查信号'a'是否为高，直到信号'b'被置为有效。

信号'a'不应在信号'b'= 1之前变为0;

如何使用并发断言？

1 个答案:

答案 0 :(得分：1)

assert property (@(posedge clk) $rose(A) |-> A throughout B[->1]);