如何在Verilog中与半个整数进行比较？

Question

在Verilog中，建议将一种值与另一种值进行比较的推荐方法是什么？即其中一个比另一个更好吗？

reg [4:0] bitTime;
reg [4:0] bitLength;

if (bitTime == (bitLength>>1)) begin
  ...
end

if (bitTime == {bitLength[4:1]}) begin
  ...
end