我可以在verilog的case语句中使用整数吗？

Question

我不确定以下是否是Verilog中的有效代码。更具体地说，可以在case语句中使用整数作为条件，如：

input [2:0]W;
integer k=1;
output [7:0]Y;
case (W)
k:y[k]=1;
endcase

Answer 1

在发布的问题中，输出Y是大写的，分配中的y是小写的，一旦解决了case语句不能独立存在，它们需要位于always或initial块内。

例如：

always @* begin
  case (W)
    k: y[k]=1;
  endcase
end

整数只是32位（或64位）寄存器。在语法上没有区别使用整数而不是reg。