如何实现VHDL中具有n位输入，1位输出的异或门

Question

作为标题， 实体代码如：

entity n_in_1_out_xor_gate is
    generic(
       bits                 : integer
    );
    port (
        n_in                : in  std_logic(bits-1 downto 0);
        xor_gate_out        : out std_logic
    ); 
end n_in_1_out_xor_gate;

如何实现代码体？ 有人帮我吗？ 谢谢！

Answer 1

使用vhdl 2008，您可以简单地编写：

xor_gate_out <= xor n_in;

如果您对vhdl '93感到困惑，那么我曾经使用过的所有编译器都支持std_logic_misc非标准库，该库包含归约函数：

xor_gate_out <= xor_reduce(n_in);