询问具有IP内核的FPGA设计

Question

我对FPGA还是Verilog还是陌生的，目前正在与他们进行项目合作。我正在为广播标准DVB-S2进行信道编码，包括BCH编码器，加扰器和BBheader插入。我正在使用Vivado 2015.4进行硬件设计和Zynq-7000 ZC702评估套件，我想知道：

1. 是否有必要将我的IP内核（即模块）与处理单元（对于Vivado 2015.4为ZynQ-7000）进行连接？
2. 我是否必须生成位流才能将其导出到SDK以进行软件开发。当大家都在Vivado上设计IP时，我真的不知道导出到SDK的目的是什么。
3. 任何人都可以给我一个设计BBheader插入的示例流程（更像是在所需数据之前添加标志位以进行识别）。

我只想从Block ROM中读取数据并使用我的IP内核对这些数据（是视频，然后转换为bin或hex文件）进行编码。

Answer 1

1）如果打算使用处理器来运行软件，则需要以某种方式将其连接到IP块，否则将无法将两者连接。

2）将位文件导出到SDK，告诉SDK正在使用CPU的哪些引脚，这是开发所必需的知识。

3）尽管我无法为您提供具体的答案，但我建议阅读IP核心文档，它自然会变得很清楚。