为什么大多数Verilog代码都可以在posege时钟中工作？

Question

为什么在大多数Verilog代码中，它仅适用于posege时钟？

如果我们可以使其在疏忽时钟下正常工作，那么吞吐量将更高。 我们可以延长时钟周期，并同时使用正时钟和负时钟。

我的教授说了一些关于逆变器特性的东西，它只能在正向时钟和负向方面都具有优势，还提到了关于H树的一些事情。我不知道那是什么。

有人可以向我解释一下吗？

谢谢

Answer 1

因为许多Verilog设计都是针对FPGA的，并且FPGA设计表现得更好（=时序分析更容易，所以发现早期时序错误并更容易在P＆R阶段修复它们）如果仅使用一个边沿触发事件时间。

但是这种语言并不能阻止您使用相同或不同时钟源的多个边缘。它将在模拟中很好地工作，但不太可能对FPGA综合有效。