何时以及为什么在测试verilog模块时必须使用DUT？

Question

我刚刚开始学习verilog模块的软件测试平台。我注意到当测试台调用模块时，它将DUT置于模块名称和灵敏度列表之间。这是什么意思，为什么有必要？

Answer 1

实例化模块时，必须为实例指定名称。 e.g。

serial_port user_terminal (port mapping);
serial_port debug_port (port mapping);

将实例化模块 serial_port 两次，其中一个名为 user_terminal ，另一个名为 debug_port 。

在您的情况下，DUT是Device Under Test的缩写，用作模块的实例名称。

您可以查看Doulos Verilog Introduction。