Question

我的代码由两个文件组成。一个文件包含所有模块，一个文件包含测试平台。当我尝试在测试台上运行模拟时，在我的一个模块中，我在这一行上得到了一个未解决的参考错误：

Add_half (p[3], g[3], in_a[3], in_b[3]);

这一行出现在我的测试台调用的模块中。

可能是什么问题？

这是测试台的代码。 `timescale 1ns / 100ps

module CARRYLOOKAHEAD_TB;

reg [3:0] in_a_tb;
reg [3:0] in_b_tb;
reg in_c0_tb;
wire [3:0] s_tb;
wire c4_tb;

CarryLookAheadAdder DUT (.in_a(in_a_tb), .in_b(in_b_tb), .in_c0(in_c0_tb), .out_s(s_tb), .out_c4(c4_tb));
initial
begin
in_a_tb = 4'b0000;
in_a_tb = 4'b0001;
in_c0_tb = 1'b0;
#50 
in_a_tb = 4'b0000;
in_a_tb = 4'b0001;
in_c0_tb = 1'b1;
#50 
in_a_tb = 4'b0001;
in_a_tb = 4'b0001;
in_c0_tb = 1'b0;
#50 
in_a_tb = 4'b1111;
in_a_tb = 4'b0001;
in_c0_tb = 1'b0;
#50 
in_a_tb = 4'b1111;
in_a_tb = 4'b0000;
in_c0_tb = 1'b1;
#50 $stop;
#20 $finish;
end 
endmodule

这是模块的代码

module Add_half (sum, c_out, a, b);
input a, b;
output c_out, sum;
assign sum = a ^ b; 
assign c_out = a & b; 
endmodule

这是测试工作台调用的内容

module CarryLookAheadAdder (in_a, in_b, in_c0, out_s, out_c4);
input [3:0] in_a;
input [3:0] in_b;
input in_c0;
output reg [3:0] out_s; 
output reg out_c4;
reg [3:0] p;
reg [3:0] g;
reg [3:0] c;
always@(in_a, in_b, in_c0)
begin
out_s[0] = (in_a[0] ^ in_b[0]) ^ in_c0;
Add_half (p[3], g[3], in_a[3], in_b[3]);
Add_half (p[2], g[2], in_a[2], in_b[2]);
Add_half (p[1], g[1], in_a[1], in_b[1]);
Add_half (p[0], g[0], in_a[0], in_b[0]);
out_c4 = c[4];
out_s[3] = p[3] ^ c[3];
out_s[2] = p[2] ^ c[2];
out_s[1] = p[1] ^ c[1];
out_s[0] = p[0] ^ c[0];
end  
endmodule

Answer 1

您缺少实例名称。您的模拟器可能认为该语句是UDP实例，因此在设计详细说明期间它会提供未解决的引用错误。编译不会解析带有定义的模块/ UDP实例，因此这些错误不会导致编译失败。

尝试

Add_half add_half_inst（p [3]，g [3]，in_a [3]，in_b [3]）;

编辑： Add_half不是函数或任务，不能放在always块中。它是一个模块，因此是实例，而不是调用。记住你在这里建模逻辑电路。

Add_half add_half_0(p[3], g[3], in_a[3], in_b[3]);
Add_half add_half_1(p[3], g[3], in_a[3], in_b[3]);
...

请注意，每个实例都有一个唯一的名称。您将同一电路实例化4次，并简单地连接输入和输出。实例名称是必需的，因此可以使用分层标识符唯一地解析它们。

这不起作用，因为c是[3：0]

out_c4 = c[4];

有人可能会提到一个循环，但我认为你现在应该忽略它们，即使它们在这里是合适的。

Answer 2

除了Adam12＆amp; GuanoLoco，只是一些一般性的说明：

您将out_s [0]分配给CarryLookAheadAdder模块两次

out_s[0] = (in_a[0] ^ in_b[0]) ^ in_c0; ... out_s[0] = p[0] ^ c[0];

您没有在任何地方使用“g”变量输出。你可能希望这是你的“c”，因为我猜这是你的随身携带。

Answer 3

除了Adam12的答案中提到的步骤（添加实例名称，移出总是阻止）之外，您还需要更改连接线上的类型。

reg [3:0] p;
reg [3:0] g;

应该是

wire [3:0] p;
wire [3:0] g;

这是因为它们直接连接到模块上的端口。您只能将reg用于在always块中分配的内容。

Verilog代码编译，但为什么模拟不会运行？

3 个答案: