网表模拟：在这种情况下是非法的“左值”

Question

我正在尝试模拟综合（到D触发器）物理寄存器文件（PRF）。行为形式的测试台可以正常工作。但是综合之后，该工具已将某些内部部件重命名，并且基本上，我正在尝试将功能模拟器生成的值分配给PRF。这是在初始块中完成的。以下是测试平台代码的一部分。 （这是示例代码，在将所有位加载到所有寄存器文件方面还不完整）：

 1050 reg  [`SIZE_DATA-1:0]          test [`SIZE_RMT-1:0];
 1051 integer x, y, z;
 1052 
 1053 always @(*)
 1054     begin
 1055         for (x = 0; x < `SIZE_RMT; x++)
 1056             begin
 1057                 for (y =0; y < `SIZE_DATA; y ++)
 1058                     begin
 1059                         coreTop.registerfile.PhyRegFile.ram_reg_95__63_.D = test[x][y];
 1060                         z = y;
 1061                     end
 1062                     z = z + 1 ;
 1063             end
 1064     end

ram_reg_95__63_模块的说明如下：

 DFF_X1 ram_reg_95__63_ ( .D(n44180), .CK(clk), .Q(ram[6143]) );

其中n44180和ram[6143]是电线。

我得到的错误：

ncelab: *E,WANOTL (simulate_gate.sv,1059|72): A net is not a legal lvalue in this context [9.3.1(IEEE)].

我不确定我缺少什么/在哪里。

Answer 1

绝对不允许您在Verilog或SystemVerilog中以程序方式分配导线。您可以做的几件事：

1. 使用force语句分配D输入，并等待一个时钟周期以捕获它们，然后release。
2. 查看DFF_X1内的内容，看看是否可以按程序操作Q内的寄存器。
3. 用您自己的行为模型代替DFF_X1模块，您可以在其中分配给Q变量。